Artikel-ID: 000081579 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 09.01.2012

Definition von FixedCLK Incorrect für PHY IP Core für PCI Express (PIPE)

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Die Definition von fixclk in Version 11.1 in der PHY IP Core für PCI Express (PIPE) Kapitel des Transceivers PHY IP Core Benutzerhandbuch, besagt, dass es angeschlossen werden muss zu einer separaten, kostenlos laufenden Takteingangsquelle. Dies ist jedoch separat Taktfrequenz ist unnötig. Sie können von pll_ref_clkableitenfixedclk.

    Lösung

    Es ist keine Problemumgehung erforderlich. Dieses Problem wurde in der Version behoben 12.0 des Transceivers PHY IP Core Benutzerhandbuch.

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