Artikel-ID: 000081272 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 29.10.2014

Warum schaltet das CPL_ERR-Signal nicht die entsprechenden Fehlerstatusbits in den Registern des Konfigurationsbereichs um?

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
    Avalon-MM Arria® V Hard IP für PCI Express* Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems mit der Altera® Hard IP für PCI Express® in Arria® V- und Cyclone® V-Geräten wird der Fehler durch Umschalten des cpl_err-Signals nicht in den Fehlerstatusregistern protokolliert. Dieses Problem betrifft alle cpl_err[*] Signale, nicht jedoch die cpl_err_func Signale.

Lösung

Die Logik der Anwendungsschicht muss einen LMI-Schreibvorgang in das entsprechende Fehlerregister ausführen und das entsprechende TLP erstellen, um das beschriebene Problem zu umgehen. Siehe Tabelle 2-29 Fertigstellungsstatus-Feldwerte in der PCI Express Base 3.0-Spezifikation.

Dieses Problem soll nicht in einer zukünftigen Quartus® II-Softwareversion behoben werden.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 7 Produkte

เอฟพีจีเอ Cyclone® V GT
เอฟพีจีเอ Arria® V GT
Cyclone® V ST SoC-FPGA
Arria® V ST SoC-FPGA
เอฟพีจีเอ Cyclone® V GX
เอฟพีจีเอ Arria® V GX
Cyclone® V SE SoC-FPGA

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