Der JTAG UART kann instabil werden, wenn der DEV_CLRn Pin auf der FPGA Eingabe (in der Quartus® II Software) zugewiesen wurde, um einen geräteweiten Reset zu erzeugen, und der FPGA zurückgesetzt wird, während der JTAG UART aktiv ist.
Verwenden Sie zur Problemumgehung nicht die DEV_CLRn Funktion in Designs mit dem JTAG UART. Deaktivieren Sie die Einstellung "Geräteweit-Reset aktivieren (DEV_CLRn)" in der Quartus II Software.
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