"Busy"- und "reconfig_address_en"-Ports können beim Start in Stratix® II GX und neuere GX/GT/GZ-Produktreihen.Zur Lösung dieses Simulationsproblems kann folgende Problemumgehung implementiert werden.
Der dynamische Neukonfigurationscontroller-Block verfügt über einen reconfig_clk Eingabeport. Wenn Sie in der Simulation die reconfig_clk Eingabe auf einen Wert von 1 initialisieren, gehen die busy- und reconfig_adddress_en Ports möglicherweise in einen unbekannten Zustand (wert von x). Dieses Problem tritt sowohl in den VHDL- als auch in den Verilog-Modellen auf.
Beispiel: Der folgende Verilog-Code würde dieses Verhalten verursachen.
anfänglicher Start
reconfig_clk = 1'b1; Die Taktfrequenz beginnt mit "Logic High"
Ende
immer beginnen
# reconfig_clk = ~reconfig_clk;
Ende
Um dieses Problem zu umgehen, initialisieren Sie die reconfig_clk-Eingabe auf einen Wert von 0 im Simulationsprüfstand.