Warum kann ich Intel® Stratix® 10 FPGA Partitionen nicht neben der E/A-Bank der EMIF/PHY Lite/LVDS-Schnittstellen platzieren, exportieren und in einem anderen Projekt wiederverwenden?

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 18.0 oder früher, wenn eine Partition in einem Projekt (oder in einem Entwicklerprojekt) im Reihentaktbereich neben EMIF/PHY Lite/LVDS-Schnittstellen platziert und mit der QDB_FILE_PARTITION Zuweisung in einem anderen Projekt (oder in einem Verbraucherprojekt) wiederverwendet wird, Sie sehen den folgenden internen Fehler:

Interner Fehler: Subsystem: LAB, Datei: /quartus/legality/lab/lab_nd_config_creator_module.cpp, Zeile: 1006

• Das grüne Kästchen in der Abbildung definiert einen Taktsektor. 1
• Ein Zeilentaktbereich ist eine halbe Uhr sektorbreit und eine LAB-Zeile hoch, dargestellt durch das rot gepunktete Kästchen in der Abbildung. 1
  • Wenn im Consumer-Projekt die wiederverwendete Partition in dieser Region platziert ist, wird möglicherweise der obige interne Fehler angezeigt.

Um dieses Problem zu umgehen, verwenden Sie Logiksperrbereiche im Entwicklerprojekt, um zu vermeiden, dass die Partition im Zeilentaktbereich neben den EMIF/PHY Lite/LVDS-Schnittstellen platziert wird.

• Verwenden Sie im Entwicklerprojekt Einschränkungen für den Logiksperrbereich, um die Platzierung der zu exportierenden Partition in einen halben Taktsektor außerhalb der EMIF/PHY Lite/LVDS-Schnittstellen oder der E/A-Bank zu beschränken (Einschränkung außerhalb des hervorgehobenen gelben Bereichs). Kompilieren und exportieren Sie die Partition in der letzten Phase.
• Im Consumerprojekt behält die exportierte Partition bei der Wiederverwendung die im Entwicklerprojekt definierte Platzierung bei.

Dieses Problem soll in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition-Software behoben werden.