Kritisches Problem
Wenn Sie ein VHDL-Modell für eine 40-100-GbE-IP mit geringer Latenz generieren Kern, kann es nicht korrekt simulieren.
Dieses Problem hat keine Problemumgehung. Sie müssen Ihren IP-Kern generieren Abweichungen in Verilog HDL.
Dieses Problem wird in einer zukünftigen Version der geringen Latenz behoben. 40- und 100-Gbit/s Ethernet MAC und PHY MegaCore Funktion.