Artikel-ID: 000080746 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 02.05.2014

Kann die 128-Bit-Avalon-MM Txs Slave-Schnittstelle der Altera Hard IP for PCI Express Lese-/Schreibanforderung mit ByteEnable=0x01 bewältigen?

Umgebung

  • Intel® Quartus® Prime Design Software
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® II Softwareversion 13.1 und früher kann die 128-Bit Avalon-MM® Txs Slave-Schnittstelle der Hard IP für PCI Express* kein korrektes PCI Express TLP-Paket generieren, wenn das ByteEnable = 0x01, 0x03 oder 0x7 an der Avalon-MM-Schnittstelle vorhanden ist.

    Avalon-MM-Bridges funktionieren korrekt mit einer Burst-Anzahl = 1 und das folgende Byte wird aktiviert (Byte aktivieren)

    16'hF000
    16'h0F00
    16'h00F0
    16'h000F
    16'hFF00
    16'h0FF0
    16'h00FF
    16'hFFF0
    16'h0FFF
    16'hFFFF

    Lösung

    Um dieses Problem zu umgehen, verwenden Sie eine 64-Bit-Avalon-MM Txs Slave-Schnittstelle oder setzen Sie ByteEnable auf mehr als 0x07 (4 Byte aktivieren oder mehr) mit einer 128-Bit-Avalon-MM Txs Slave-Schnittstelle.

    Es besteht derzeit kein Plan, dieses Problem zu beheben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 5 Produkte

    Cyclone® V FPGAs und SoC FPGAs
    Intel® Cyclone® 10 FPGAs
    Stratix® V FPGAs
    Arria® V FPGAs und SoC FPGAs
    Intel® Arria® 10 FPGAs und SoC FPGAs

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