CSR-Adresse 0×05 und 0×06 Inhalte können nicht abgerufen werden

Designs, die den High-Performance-Controller II (HPC II) verwenden Architektur mit dem Enable Configuration and Status Register Die aktivierte Schnittstellenoption kann nicht auf die CSR-Adresse zugreifen. 0×05 und 0×06 Inhalt.

Dieses Problem betrifft alle Designs, die hochleistungsstark sind Controller-II-Architektur mit der Enable Configuration und Die Option "Schnittstelle für Statusregistrierung" ist aktiviert.

Ihr Design kann nicht simuliert werden und funktioniert nicht in der Hardware.

Um auf die CSR-Adresse 0×005 und 0×006 Inhalte zuzugreifen, führen Sie die folgenden Schritte:

1. Öffnen Sie die Datei <>_controller_phy.v .
2. Suchen Sie unter dem <namen>_phy Instanziierung nach den folgenden Debug-Ports.

dbg_clk (Taktfrequenz)

dbg_addr (Adresse)

dbg_cs (Chip auswählen)

dbg_waitrequest (Warten Sie auf Anfrage)

dbg_wr (Schreibanforderung)

dbg_wr_data (Daten schreiben)

dbg_rd (Leseanforderung)

dbg_dr_data (Daten lesen)

3. Exportieren Sie diese Ports in die Datei <>_example.v .
4. Nutzen Sie das Avalon-MM-Protokoll, um auf die CSR-Adresse 0×005 zuzugreifen. und 0×006 Inhalte über die Debug-Ports.

Dieses Problem wird nicht behoben.