Artikel-ID: 000080673 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 10.09.2019

Warum führt die Programmierung des csr_cgs_bypass_sysref Register-Bit auf "0", wenn der JESD204B-Intel® FPGA IP sich in der ILAS-Phase befindet, um die IP wieder in den CGS-Zustand zu bringen?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Intel® Quartus® Prime Standard Edition
    JESD204B Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines bekannten Problems in der Intel® Quartus® Prime Standard und Pro Edition Software wird die Programmierung des csr_cgs_bypass_sysref Register-Bits auf "0" geschrieben, wenn sich der JESD204B-Intel FPGA IP in der ILAS-Phase befindet, um die IP wieder in den CGS-Status zu bringen. Dies wirkt sich auf die Produktfamilien® Intel Agilex, Intel Stratix® 10, Intel Arria® 10 und Intel Cyclone® 10 GX aus.

Lösung

Um dieses Problem zu umgehen, vermeiden Sie die Programmierung des csr_cgs_bypass_sysref Register-Bit, wenn sich der JESD204B Intel FPGA IP in der ILAS-Phase befindet. Eine Lösung dafür ist nicht geplant.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 4 Produkte

เอฟพีจีเอ Intel® Cyclone® 10 GX
Intel® Agilex™ FPGAs und SoC FPGAs
Intel® Arria® 10 FPGAs und SoC FPGAs
Intel® Stratix® 10 FPGAs und SoC FPGAs

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