Artikel-ID: 000080672 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 19.06.2019

Warum wird der 25G-Ethernet-Intel® FPGA IP Beispieldesign mit der Option "Enable 10G/25G Dynamic Rate Switching" aktiviert und "Enable RS-FEC" (RS-FEC aktivieren) während der Mentor* ModelSim*-Simulation unerwartet angehalten?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • 25G Ethernet Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Bedingt durch ein Problem mit dem 25G-Ethernet-Intel® FPGA IP in Intel® Quartus® Prime Pro Edition Version 18.1, dem Beispieldesign mit "Enable 10G/25G Dynamic"
    Rate Switching"-Option aktiviert und "Enable RS-FEC" option disabled (RS-FEC aktivieren) kann während der Simulation innerhalb des Mentor* ModelSim* Simulators unerwartet angehalten werden.

    Die Modelle werden in den unten stehenden Simulationsphasen gestoppt:
    Anzahl Umschalten in den 25G-Modus: 25G Neukonfigurationsstart
    Anzahl wechseln in den 25G-Modus: 25G Reconfig End
    #Waiting für die RX-Ausrichtung

    Lösung

    Für dieses Problem gibt es keine Problemumgehung.

    Dieses Problem wurde ab Intel® Quartus® Prime Pro Software Version 19.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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