Artikel-ID: 000080511 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 04.02.2020

Warum unterscheidet sich der in der Intel® Arria® 10/Cyclone® 10 Hard IP for PCI Express* Verilog-Datei generierte Port "sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q" vom Port-Namen in der EDA-Netzliste?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Intel® Arria® 10 Cyclone® 10 Hard IP für PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software version 19.4 und früher können Sie eine Diskrepanz zwischen der Verilog HDL-Datei, die für die Intel® Arria® 10/Cyclone® 10 Hard IP für PCI Express* erstellt wurde, und der EDA-Netzliste sehen.

Verilog HDL-Datei: sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q

/quartus/eda/sim_lib/twentynm_hip_atoms.v: sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_Q

Lösung

Um dieses Problem zu umgehen, bearbeiten Sie den Port-Namen auf "sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q"

Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Version 20.1 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Intel® Cyclone® 10 FPGAs
Intel® Arria® 10 FPGAs und SoC FPGAs

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