Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software version 19.4 und früher können Sie eine Diskrepanz zwischen der Verilog HDL-Datei, die für die Intel® Arria® 10/Cyclone® 10 Hard IP für PCI Express* erstellt wurde, und der EDA-Netzliste sehen.
Verilog HDL-Datei: sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q
/quartus/eda/sim_lib/twentynm_hip_atoms.v: sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_Q
Um dieses Problem zu umgehen, bearbeiten Sie den Port-Namen auf "sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q"
Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Version 20.1 behoben.