Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Softwareversion 20.1 und 20.2 kann es sein, dass dieser interne Fehler während der Zweiten Stufe auftritt. Dieses Problem tritt nur bei Designs auf, die auf eSRAM-Intel® Stratix® 10-FPGA-IP abzielen.
Um dieses Problem zu umgehen, führen Sie die folgenden Aktionen aus
1. öffnen /esram_1914/synthese/_1914_<>.sv
2. Suchen Sie das c0_sd_n_0_reg signal und entfernen Sie den altera_attribute wie folgt.
(vorher) (* altera_attribute = "-Name FORCE_HYPER_REGISTER_FOR_UIB_ESRAM_CORE_REGISTER ON"*) Logik c0_sd_n_0_reg/* Synthese dont_merge */;
(nach) Logik c0_sd_n_0_reg/* Synthese dont_merge */;
3. Wiederholen Sie dieselben Änderungen für alle anderen Signale für c1_sd_n_0_reg zu c7_sd_n_0_reg, wenn Sie andere eSRAM-Kanäle verwenden.
Dieses Problem wird ab Version 20.3 der Intel® Quartus® Prime Pro Edition Software behoben.