Artikel-ID: 000080417 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.03.2020

Warum reagiert der Avalon® Speicher zugeordneter Bus nicht beim Lesen der Intel® Stratix® 10 E-Tile Hard IP for Ethernet TX MAC, RX MAC und PHY-Register, wenn automatische Absprache- und Link-Training aktiviert ist und die Verbindung nicht ...

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn Sie die Intel® Stratix® 10 E-Tile Hard IP for Ethernet verwenden, bei der das automatische Absprachen und Link-Training in der Intel® Quartus® Prime Pro Edition Software Version 19.2 oder früher aktiviert ist, sind die Avalon® Speicher-zugeordneten Register nicht verfügbar, wenn der Transceiver-Link noch nicht eingerichtet ist.

    Lösung

    Um dieses Problem in der Intel® Quartus® Prime Pro Edition Software Version 19.2 oder früher zu beheben, stellen Sie die Verbindung zu den Transceivern her, bevor Sie die TX MAC-, RX MAC- und PHY-Register lesen.

    Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition Software 19.3 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs
    เอฟพีจีเอ Intel® Stratix® 10 MX
    เอฟพีจีเอ Intel® Stratix® 10 TX
    Intel® Stratix® 10 DX FPGA

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