Artikel-ID: 000080203 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 30.07.2015

Warum wird die Arria 10 Hard IP für PCI Express CraWaitRequest_o bei internen CRA-Konfigurationsraumregistern nie deassert?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Aufgrund eines Problems in der Arria® 10 Hard IP for PCI Express® im Avalon®-MM-Modus, das Control Register Access (CRA) Waitrequest-Signal (CraWaitRequest_o) niemals für Zugriffe auf die CRA-Konfigurationsraumregister (Offsets 0x3c00 - 0x3c6c) deassert.
    Lösung

    Ändern Sie den folgenden Immer-Block, der mit ~ 340 in der Datei altpciexpav128_cr_avalon.v beginnt, um der Empfindlichkeitsliste das fettgedruckte Element hinzuzufügen:

    Wählen Sie die zurückgesandten Lesedaten aus und lesen Sie sie gültig.
    immer @(addr_decode_reg oder AdTrReadData_i oder AdTrReadDataVld_i oder
    A2PMbReadData_i oder A2PMbReadDataVld_i oder
    P2AMbReadData_i oder P2AMbReadDataVld_i oder
    RuptReadData_i oder RuptReadDataVld_i oder
    RpReadData_i oder RpReadDataVld_i oder
    RdBakReadData_i, RdBakReadDataVld_i oder CfgReadDataVld_i)

    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus® II Software behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 16 Produkte

    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Intel® Arria® 10 GT
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Intel® Arria® 10 GX
    Intel® Arria® 10 GT SoC-FPGA
    Cyclone® V SE SoC-FPGA

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