Artikel-ID: 000080182 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 09.12.2014

Warnung (332009): Die Start- und Verriegelungszeiten für die Beziehung zwischen Quelluhr und Zieluhr liegen außerhalb des gesetzlichen Zeitrahmens. Der Beziehungsunterschied ist korrekt, die Startzeit ist jedoch auf 0 festgelegt.

Umgebung

    Intel® Quartus® Prime Design Software
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Wenn Sie einen UniPHY-basierten DDR3 SDRAM Controller kompilieren, erhalten Sie möglicherweise die obige Warnung zwischen pll_ref_clk und pll_afi_clk/pll_write_clk.

Diese Warnung ist auf ein ganzzahliges Verhältnis zwischen der PLL-Referenztaktfrequenz und der Betriebsfrequenz zurückzuführen, wodurch die Start- und Verriegelungskantenzeiten über den zulässigen Zeitwertbereich hinaus erzwungen werden.

Lösung

Die Warnung kann ignoriert werden. Wenn Sie die Warnung vermeiden möchten, können Sie eine dieser beiden Problemumgehungen ausprobieren.

Problemumgehung 1: Fügen Sie eine "set_false_path"-Einschränkung zwischen pll_ref_clk und pll_afi_clk/pll_write_clk hinzu, da es keinen Zeitpfad zwischen pll_ref_clk und den PLL-Ausgangstakten gibt.

Problemumgehung 2: Ändern Sie die Frequenz des PLL-Referenztakts, um ein ganzzahliges Verhältnis zwischen der PLL-Referenztaktfrequenz und der Betriebsfrequenz zu erhalten.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 16 Produkte

เอฟพีจีเอ Cyclone® V GX
เอฟพีจีเอ Stratix® V GT
เอฟพีจีเอ Stratix® V GX
เอฟพีจีเอ Arria® V GX
เอฟพีจีเอ Cyclone® V GT
เอฟพีจีเอ Arria® V GT
เอฟพีจีเอ Arria® V GZ
เอฟพีจีเอ Cyclone® V E
Arria® V ST SoC-FPGA
Arria® V SX SoC-FPGA
Stratix® V FPGAs
Cyclone® V SE SoC-FPGA
Cyclone® V ST SoC-FPGA
Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Stratix® V E
เอฟพีจีเอ Stratix® V GS

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