Wenn Sie einen UniPHY-basierten DDR3 SDRAM Controller kompilieren, erhalten Sie möglicherweise die obige Warnung zwischen pll_ref_clk und pll_afi_clk/pll_write_clk.
Diese Warnung ist auf ein ganzzahliges Verhältnis zwischen der PLL-Referenztaktfrequenz und der Betriebsfrequenz zurückzuführen, wodurch die Start- und Verriegelungskantenzeiten über den zulässigen Zeitwertbereich hinaus erzwungen werden.
Die Warnung kann ignoriert werden. Wenn Sie die Warnung vermeiden möchten, können Sie eine dieser beiden Problemumgehungen ausprobieren.
Problemumgehung 1: Fügen Sie eine "set_false_path"-Einschränkung zwischen pll_ref_clk und pll_afi_clk/pll_write_clk hinzu, da es keinen Zeitpfad zwischen pll_ref_clk und den PLL-Ausgangstakten gibt.
Problemumgehung 2: Ändern Sie die Frequenz des PLL-Referenztakts, um ein ganzzahliges Verhältnis zwischen der PLL-Referenztaktfrequenz und der Betriebsfrequenz zu erhalten.