Einführung
Wenn Ihr DDR3 SDRAM-Controller mit UniPHY-Design bei 533 MHz die unten aufgeführten grundlegenden Kriterien erfüllt und Sie eine vorläufige Analyse eines kompilierten Designs durchgeführt haben, das mit Ihrer gewünschten Speicherschnittstellenkonfiguration instanziiert wurde, sollten Sie Ihre lokale FAE benachrichtigen und weitere Kommunikation mit dem HardCopy Technical Marketing Team und dem HardCopy Design Center (HCDC) über die Designchance anfordern. Das HCDC wird eine weitere Analyse des Designs beantragen und möglicherweise eine Teststelle und einen Weg des Designs im HCDC ASIC-Designablauf durchführen, um zu bestätigen, dass ein zeitlicher Abschluss auf dem jeweiligen Design erzielt werden kann, bevor die Annahme des Designs für die HardCopy-Migration (DR2-Meilenstein) stattfindet.
Hintergrund
Die Quartus® II SoftwareVersion 10.1 der UniPHY DDR3 Megafunction wurde vom HardCopy Design Center auf Testroute validiert, obwohl kein physisches Tape-Out des Testdesigns vorgenommen wurde.
Das Design wurde mit der Quartus II Softwareversion 10.1 Build 145 durchgeführt und wurde mit einer einzigen Speichercontroller-Schnittstelle gebaut, die für eine 72-Bit-breite Single-Rank-DDR3-533-MHz-Schnittstelle (DQ) konfiguriert wurde, die alle an einem Rand der Geräte-I/O enthalten ist, wobei das HC4GX35FF1152 bei kommerziellen Betriebsbedingungen (0C und 85C Junction Temperature) verwendet wurde. Der timing-Schließung wurde für den jeweiligen Testfall in allen analysierten PVT-Ecken erreicht, aber mit sehr wenig positivem Slack (<20ps positive Setup-Margin). Da der Spielraum sehr begrenzt ist, ist es durchaus möglich, dass einige Implementierungen, die mit einem FPGA Prototyp gebaut wurden, für den FPGA in Systemtests funktionieren, aber probleme haben können, wenn sie auf ein HardCopy-Gerät® migriert werden und nicht gezeigt werden, dass sie alle Timing-Anforderungen in der statischen Zeitanalyse vollständig erfüllen. Es gibt inhärente physische Unterschiede und Implementierungsunterschiede zwischen den FPGA und HardCopy-Geräten, die verhindern, dass die zeitlichen Ergebnisse zwischen den beiden Geräten identisch sind.
Das Design-Setup verwendete die Standard-Mainboard- und Slew-Rate-Parameter, die in der UniPHY Megafunction angegeben wurden, wie in der von der IP Megawifile generierten dut_timing.tcl-Datei gezeigt.
Da jedes designte System einzigartig ist, ist es wichtig, dass Sie diese Einstellungen mit Ihrer Systemumgebung vergleichen, um zu sehen, ob Ihr Design mit diesen Einstellungen vergleichbar ist oder nicht. Einige Implementierungsdetails variieren und können entweder helfen oder die zeitlichen Slack-Ergebnisse behindern. Beispiel: Eine Verschlechterung der Slew-Rate auf I/O wird den Zeitlichen Erfassungsspielraum für DQ/DQS-Schreibzugriffe beeinträchtigen, aber eine engere Leiterbahnvermessung innerhalb einer DQ/DQS-Gruppe würde den zeitlichen Spielraum erleichtern.
Designkriterien
Grundlegende Voraussetzungen für HardCopy IV GX Designs mit 533 MHz DDR3 SDRAM Controller mit UniPHY:
· Verwenden Sie nur die DDR3 UniPHY IP, die mit Quartus II Software Version 10.1 oder neuer veröffentlicht wurde. Die Altmemphy-IP erreicht in Hardcopy IV GX-Geräten keine 533 MHz.
· Verwenden Sie nur HardCopy IV GX-Geräte mit FF-Paket, LF- oder WF-Pakete erreichen keine 533 MHz; Ihre FPGA Wahlmöglichkeiten sind je nach Ihren Anforderungen an die Dichte offen.
· Single-Rank-Implementierungen werden unterstützt, Multi-Rank-Implementierungen haben reduzierte Leistungsgrenzen und erreichen aufgrund der erhöhten Auslastung pro Pin auf den HardCopy- und FPGA Geräten und Einschränkungen beim Deskew-Vorgang keine 533 MHz.
· Die kommerziellen Betriebsbedingungen sollten im Projektsetup angegeben werden (0 °C und 85 °C für die Mindest-/Max-Sperrschichttemperatur). Hardcopy IV GX-Geräte erreichen keinen zeitlichen Abschluss für eine 533-MHz-DDR3-Schnittstelle für industrielle Betriebsbedingungen.
· I/O-Wraparound funktioniert bei DDR3 mit 533 MHz bei Hardcopy IV GX-Geräten nicht garantiert. Mithilfe der Pin Planner- und I/O-Bankinformationen können Sie die gesamten DDR3 Speicher-Schnittstellen-I/O-Positionen am gleichen Rand des Chip enthalten. Alle Adress- und Befehlsstifte sowie DQ/DQS/DM-Pins sowie die Referenz-Takteingabe für die in der DDR3-Megafunktion verwendete PLL.
· Fahren Sie den Referenz-Takt nicht über einen internen Pfad vor dem PLL-Referenz-Pin zur PLL. Dazu gehört ein Referenz-Takt, der auf einem anderen Edge-I/O-Pin eingibt und über eine Global-Clock-Ressource an den Ort führt, an dem sich die ddr3 IP instanziierte PLL-Stelle befindet. Verwenden Sie einen primären Takteingangsstift neben der PLL-Stelle, um Ihren Referenz-Takt für die PLL bereitzustellen. PlL-Referenzuhren nicht kaskadiert werden.
· Halten Sie sich so gut wie möglich an die Standard-Timing- und Board-Trace-Verzögerungseinstellungen, die im DDR3 IP Megawi deaktiviert sind, wenn Sie Ihr Speicherschnittstellendesign erstellen. Jede Abweichung, die über die angegebenen Werte hinausgeht, kann den erfolgreichen zeitlichen Abschluss der Speicherschnittstelle verhindern.
· Design für die gemeinsame Steuerung und Synchronisierung der Reset-Signale des DDR3 IP-Controllers und der Datenpfadlogik. Design so, dass es den Reset auf alle Bereiche durchsetzen kann, aber den Reset innerhalb der lokalen Clock-Domains synchron entfernt, um eine ordnungsgemäße Reset-Wiederherstellung und -Entfernung zu gewährleisten.
· Verwenden Sie Simulationstools, um Die-Worst-Case-Slew-Rate-Daten auf Speicher-I/O-Schnittstellen zu extrahieren und diese Informationen im DDR3 IP Megawi mitzuerkennen, um die Timing-Genauigkeit und den Zeitablauf zu verbessern. Falls keine Simulationstools verfügbar sind, verwenden Sie den Advanced I/O Timing (AIOT) Board Model Planner, der in Quartus II Software Pin Planner zu finden ist, um Ihre Mainboard-Trace-Umgebung zu modellisieren. Extrahieren Sie nach der Kompilierung des Designs die worst case gemeldeten Slew-Rate-Daten aus dem TimeQuest BIOS-Bericht aus dem Abschnitt "Signal Integrity Metrics" des <Revision >.>.rpt-Datei. Verwenden Sie diese Slew-Rate-Informationen anstelle von simulationsbedingten Daten in der DDR3 IP Megawikalid und entfernen Sie dann die AIOT-Mainboardmodellierung aus Ihrem Design für die DDR-I/O-Schnittstellenstifte, damit die Platinen-Schnittstelle bei der Analyse nicht doppelt zählt, da die DDR3 IP-Megawikalibrierungs-Zeitbeschränkungen und die Kalibrierungsanalyse die Mainboard-Effekte berücksichtigen, wenn die Parameter korrekt im Megawigabed eingegeben werden.
· Integrieren Sie die vom Benutzer zugängliche Steuerung in Ihr Design für die Debug-Schnittstellen-Ports und DLL/PLL-Neukonfigurations-Ports, die in der DDR3 IP Megawibuildd verfügbar sind, wenn das Kontrollkästchen "HardCopy-Kompatibilität" im Megawibuildd-Setup aktiviert ist.