Artikel-ID: 000079907 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 02.07.2014

Welche Befehlsports des HPS-SDRAM-Controllers sind mit welchen AXI-Schnittstellen verknüpft?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Die Cyclone® V und Arria® V HPS SDRAM Controller ermöglichen bis zu 3 AXI-Schnittstellen™. Im Folgenden sehen Sie die Zuordnung des Befehlsports des SDRAM-Controllers zum Lese-/Schreibkanal der AXI-Schnittstelle.

    • Befehlsport 0: f2h_sdram0 AXI Lesebefehle
    • Kommandoanschluss 1: f2h_sdram0 AXI Schreibbefehle
    • Befehlsport 2: f2h_sdram1 AXI-Lesebefehle
    • Befehlsport 3: f2h_sdram1 AXI Schreibbefehle
    • Befehlsport 4: f2h_sdram2 AXI-Lesebefehle
    • Befehlsport 5: f2h_sdram2 AXI Schreibbefehle

    Lösung

    Diese Informationen sind ab Version 15.1 des Handbuchs Arria® V und Cyclone® V enthalten.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 5 Produkte

    Arria® V ST SoC-FPGA
    Arria® V SX SoC-FPGA
    Cyclone® V SE SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Cyclone® V SX SoC-FPGA

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