Artikel-ID: 000079863 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.11.2011

Die SDC-Datei, die mit der Interlaken MegaCore-Funktion bereitgestellt wird, umfasst zu agressive Timing-Path-Schnitte

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • Interlaken
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Die Synopsys Design Constraints Files (.sdc) die mit der Interlaken MegaCore Funktion bereitgestellte Funktion schneidet alle Timing-Beziehungen ab zwischen Taktfrequenzen. Diese Einschränkung ist für die Designbeispiele, aber kein gutes Beispiel für die Entwicklung ein Kundendesign.

    Wenn Sie diese .sDC mit Ihrem eigenen Design verwenden, können Sie Das Design funktioniert in der Hardware möglicherweise nicht korrekt.

    Lösung

    Achten Sie bei Ihrem eigenen Design darauf, dass Sie Zeitgebungspfade nicht gratig durchtrennen. Verlassen Sie sich nicht auf die .sdc-Dateien , die mit der IP bereitgestellt werden Kern für Beispiele, wie Man nur den notwendigen Zeitablauf macht Schnitte.

    Dieses Problem wurde in Version 11.0 der Interlaken MegaCore behoben Funktion.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® programmierbare Geräte

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.