Artikel-ID: 000079854 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 23.11.2014

Warnung: Port "datab" auf der Entitätsinstanziierung von "lpm_add_sub_component" ist mit einem Signal der Breite 32 verbunden. Die formale Breite des Signals im Modul beträgt 16. Die zusätzlichen Bits werden ignoriert.

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Diese Warnung wird möglicherweise mehrfach angezeigt, wenn Sie Simulationsmodelle für eine NCO II Intel® FPGA IP erstellen. Möglicherweise sehen Sie auch die folgende Warnmeldung:

    Warnung: Verilog HDL- oder VHDL-Warnung bei nco_altera_nco_ii_140_riojqbq.v(91): Objekt "select_s" hat einen Wert zugewiesen, aber nie gelesen

    Lösung

    Diese Warnungen können sicher ignoriert werden. Sie verursachen keine Simulationsprobleme und beeinflussen die Synthesemodelle nicht.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 18 Produkte

    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Intel® Arria® 10 GT
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Intel® Arria® 10 GX
    เอฟพีจีเอ Cyclone® V E
    เอฟพีจีเอ Stratix® V E
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Stratix® V GS
    Intel® Arria® 10 GT SoC-FPGA
    Cyclone® V SE SoC-FPGA

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