Wie führen Sie VHDL-Simulationen vor oder nach der Kompilierung in Modelltechnik-V-System/VHDL durch?

Beschreibung Führen Sie für die Simulation vor der Kompilierung die folgenden Schritte durch. 1. Erstellen Sie Ihr Design in der MAX PLUS II Software. 2. Erstellen Sie ein neues Verzeichnis in Ihrem lokalen Arbeitsverzeichnis. 3. Kopieren Sie Ihr Design .vhd in das neue Verzeichnis. 4. Vor dem Kompilieren der .vhd< file, create a design library to hold the compilation results by typing the following command at a UNIX or PC prompt. A subdirectory will be created in your current working directory. vlib 5. Kompilieren Sie .vhd-Datei, indem Sie Folgendes eingeben Befehl: vcom .vhd 6. Rufen Sie den Simulator auf, indem Sie den folgenden Befehl eingeben: VSIM Erstellen Sie nach der Kompilierungssimulation ein Design in MAX PLUS II, kompilieren Sie sie und verwenden Sie dann die resultierende VHDL-Ausgabedatei (.vho) um die Schritte 2 bis 6 abzuschließen.