Artikel-ID: 000079490 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 13.08.2013

Wie verhält sich die PLL-Intel FPGA IP, wenn der Areset-Port umgeschalten wird und eine Voraussetzung besteht, wann als Nächstes umgeschalten werden kann?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

An der ansteigenden Kante (Beinschleife) der Phasenregelschleife (PLL) ist die Anzahl der Steckkontakte festgelegt, alle PLL-Zähler werden geleckt und die VCO auf eine Taktfrequenz gesetzt.  Um den korrekten Betrieb der PLL zu gewährleisten, gibt es eine Zustandsmaschine, die vom Eingangstakt bis zum PLL (Entleersystem) betrieben wird, um das Timing der internen Rücksetzvorgänge zu steuern.

Die Zustandsmaschine beginnt mit dem Verfahren, das PLL aus dem Reset von der herabfallenden Edge der Areset zu nehmen.  Dieser Vorgang erfordert 1.024 Entclk-Zyklen , um diesen Vorgang abzuschließen.  Alle ansteigenden Randkanten von Areset werden während dieser 1.024 Zyklen ignoriert , und die PLL wird nicht zurückgesetzt.

Lösung

Setzen Sie die Komponenten nicht innerhalb von 1.024 Entclk-Zyklen wieder ein, die zurückgesetzt werden.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 15 Produkte

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