Artikel-ID: 000079398 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum sehe ich falsche virtual JTAG funktionelle Simulationsergebnisse?

Umgebung

  • Simulation
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Das sld_virtual_jtag-Multifunktionsmodell kann während der Funktionellen Simulation falsche Ergebnisse liefern, wenn Sie eine Befehlsregisterbreite (IR) von weniger oder gleich 3 Bits in der Quartus® II Software Version 6.0 angeben.  Allerdings funktioniert das Design im Gerät nicht korrekt, um es zu synthesen und zu betreiben.

    Dieses Problem wurde in der Quartus II Softwareversion 6.0 SP1 behoben.

    Um dieses Problem in der Quartus II Software Version 6.0 zu vermeiden, setzen Sie die IR-Breite für funktionelle Simulation auf einen Wert von mehr als 3. Nach Abschluss der funktionalen Simulation können Sie den Wert auf die für die reguläre Kompilierung gewünschte Zahl setzen.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Cyclone® FPGAs

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