Kritisches Problem
Beschreibung
Simulation schlägt fehl, wenn Sie den SOPC-Builder zum Generieren verwenden Verilog HDL- oder VHDL-Simulationsmodelle für Designs, die auf Stratix V-Geräte.
Dieses Problem betrifft alle für das Triple-Speed-Ethernet-Design konzipierten Produkte Stratix V-Geräte.
Lösung
Keine Problemumgehung.
Dieses Problem wird in einer zukünftigen Version der Dreifachgeschwindigkeit behoben Ethernet-MegaCore-Funktion.