Einige Konfigurationen von Transceiver TX-Kanälen, die im deterministischen Latenzmodus verwendet werden, führen zu einer falschen Timing-Analyse in der Quartus® II Software. In diesen spezifischen Fällen ignoriert der Timing-Analyzer die Taktpfade vom pll_inclk über die TX PLL und den TX-PCS-Block, was zu einer falschen Timing-Analyse der betroffenen Pfade führt. Diese betroffenen Pfade scheinen einen korrekten timing-Abschluss zu haben, was potenzielle Timing-Verletzungen aufgrund der falschen Timing-Analyse übersieht.
Die folgenden Gerätefamilien und Konfigurationen sind betroffen:
- Stratix® IV GX, Stratix IV GT, Arria® II GX und HardCopy® IV GX Geräte mit deterministischem Latenzmodus und der Aktivierung des PLL PFD Feedback und der Verwendung des Byte Serializers sind bei der Verwendung der Quartus II Softwareversionen von 9.1 bis 10.0 SP1 betroffen.
- Cyclone® IV GX-Geräte mit deterministischem Latenzmodus und der Aktivierung des PLL PFD Feedback sind bei der Verwendung der Quartus II Softwareversionen 10.0 und 10.0sp1 betroffen.
Beachten Sie, dass die Altera CPRI MegaCore (die die PLL PFD Feedback-Funktion nicht verwendet) und Arria II GZ-Geräte nicht von diesem Problem betroffen sind.
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus II Software behoben. Wenn dieses Problem ein sofortiges Problem verursacht, erstellen Sie einen Serviceantrag mit mySupport.