Kritisches Problem
Dieses Problem betrifft DDR2- und DDR3-Produkte.
Board-Schieflageanalyse der DQS-zu-CK-Timing-Beziehung ist im Rahmen des Befehls "Report DDR" durchgeführt. Die Berechnung für die Einrichtung und den Halterand der DQS-zu-CK-Beziehung ist nicht korrekt.
Die Problemumgehung bei diesem Problem besteht darin, Externe zu generieren
Speicherschnittstelle und dann die folgenden Änderungen an der interface_name<>_if0_p0.sdc datei vornehmen
im UniPHY IP-Submodule-Ordner:
- Finden Sie die DQS- im Vergleich zu CK-Timing-Einschränkungen in
die .sdc-Datei . Dies sind die
set_output_delayEinschränkungen imDQS vs CK PATHAbschnitt der Datei. - Ändern Sie den
Begriff in den-maxund-minBeschränkungen vom Hinzufügen bis zum Subtrahieren. - Ein- und Auswechseln
(minCK_DQS_skew)(maxCK_DQS_skew)die Beschränkungen.
Die richtigen Einschränkungen lauten wie folgt:
set_output_delay -add_delay -clock [get_clocks ]�
-max [{interface_name}_round_3dp [expr (CK) - (DQSS)� *(CK)
- (minCK_DQS_skew) ]] �
set_output_delay -add_delay -clock [get_clocks ]�
-min [{interface_name}_round_3dp [expr (DQSS)*(CK)� -(maxCK_DQS_skew)
]] �
Nachdem Sie diese Problemumgehung implementiert haben, wird die TimeQuest analysiert
die DQS-zu-CK-Beziehung korrekt. Sie sehen möglicherweise keine Änderung
in der gemeldeten Einrichtung und Halten Sie die Spanne, falls Sie minCK_DQS_skew es sind
das Negative von maxCK_DQS_skew.
Dieses Problem wird in einer zukünftigen Version behoben.