Beschreibung
Diese Warnung wird möglicherweise angezeigt, wenn Sie Cadence-Simulationstools mit VHDL-Dateien verwenden, die von SOPC Builder oder Qsys generiert wurden. Diese Warnung wirkt sich nicht auf die Simulationsergebnisse aus und kann bedenkenlos ignoriert werden.
Lösung
Diese Warnmeldung kann mit dem folgenden Tcl-Befehl in Cadence-Simulationstools unterdrückt werden:
ncsim> set pack_assert_off {std_logic_arith}