Problem 136531: Taktnetzwerke und PLLs in Stratix IV Geräten, Version 3.4
Seite 5-14, Hinweise zu Abbildung 5-11. Hinweis 2 gibt derzeit für die Static Clock Select-Signale an, dass Sie beim Betrieb des Geräts im Benutzermodus nur die Takt-Select-Signale über eine Konfigurationsdatei (SRAM-Objektdatei [.sof] oder Programmierer-Objektdatei [.pof] einstellen können, und dies kann nicht dynamisch gesteuert werden.
Hinweis 2 sollte folgendeRmaßen stehen: "Sie können das Takt-Select-Signal nur statisch über eine Konfigurationsdatei (.sof oder .pof)" setzen.
Problem 140213: Dc- und Switching-Eigenschaften in Stratix IV Geräten, Version 5.3
Tabelle 1–42 zeigt an, dass für ein -2/-2-faches Geschwindigkeitsniveau Stratix IV Geräte 1600 Mbit/s Datenrate für quellensynchrone SERDES mit True Differential I/O Standards unterstützt wird. Die maximal mögliche Datenrate, die in der synchronen Stratix IV Gerätequelle erreicht wird, ist designabhängig. Die quellensynchrone SERDES wird mithilfe der ALTLVDS_RX und ALTLVDS_TX Megafunktionen implementiert. Mit diesen Megafunktionen können Sie den Deserialisierungs-/Serialisierungsfaktor für Ihre Schnittstelle auswählen. Die Fmax-Spezifikation für die SERDES basiert auf dem schnellen Takt, der für die seriellen Daten verwendet wird. Die Schnittstelle Fmax hängt auch von der Parallel-Takt-Domäne ab, die vom Design abhängig ist und eine Timing-Analyse erfordert.
Problem 156376: Taktnetzwerke und PLLs in Stratix IV-Geräten, Version 3.4
Bei der automatischen Taktumschaltung gibt es zwei Aufzeichen für die Anforderungen, der erste ist falsch. Da steht:
"Beide Takteingänge müssen ausgeführt werden."
Der Zweck der automatischen Taktumschaltung besteht darin, zwischen Takten zu wechseln, wenn einer nicht mehr läuft. Die tatsächliche Anforderung besteht darin, dass beide Takte ausgeführt werden müssen, wenn der FPGA konfiguriert ist. Die Kugel sollte folgendes sagen:
"Beide Takteingänge müssen ausgeführt werden, wenn der FPGA konfiguriert ist."
Ausgabe 91332: Volume2, Kapitel 1. Transceiver-Architektur in Stratix IV Geräten, Version 4.5
Seite 1-152 gibt fälschlicherweise an:
Tabelle 1– 57 listet die typischen Konfigurationszeiten für Stratix IV GX-Geräte auf, wenn sie mit dem FPP-Konfigurationsschema (Fast Passive Parallel) bei 125 MHz konfiguriert werden.
Die maximale Konfigurationsfrequenz in FPP hängt jedoch von der Gerätevarianten ab, wie in Volume1, Kapitel 10, Tabelle 10-4 gezeigt.
Es sollte sagen:
Tabelle 1–57 listet die typischen Konfigurationszeiten für Stratix IV GX-Geräte auf, wenn sie mit dem FPP-Konfigurationsschema (Fast Passive Parallel) mit der maximalen Frequenz konfiguriert werden.
Problem 357589, Dc- und Switching-Eigenschaften in Stratix IV Geräten, Version 4.6
Tabelle 1-23 weist fälschlicherweise darauf hin, dass alle PCI Express® Gen2 Lanes von kommerziellen und industriellen Geräten unterstützt werden.
Wie in Tabelle 1-9 des PCI Express Benutzerhandbuchs korrekt dargestellt:
Eine Stratix® IV PCI Express Gen2x8 Schnittstelle erfordert -2 oder -3I Gerätegeschwindigkeitsgrade (-3C unterstützt Gen2x8 nicht).
Problem 10006592: Volume 2, Kapitel 1, Transceiver-Architektur in Stratix IV Geräten, Version 4.1
Im Abschnitt "Betriebsmodi von AEQ" im Kapitel "Transceiver-Architektur von TransceiverN" wird erläutert, dass es drei Betriebsmodi für AEQ gibt, bei denen nur der "einmalige" Modus von der Quartus® II Software unterstützt wird.
In Tabelle 1-2 des Anhangs zum Kapitel Stratix IV Gerätehandbuch finden Sie Updates zur "Adaptive Equalization (AEQ)"-Funktion in SIV-Transceivern.
Problem 10006412: Volume 1, Kapitel 10, Konfiguration, Designsicherheit, Remote-System-Upgrades in Stratix-IV-Geräten, Version 3.1
Das Timing von tCF2ST1(nCONFIG high bis nSTATUS high) variiert nicht je nach tCFG (nCONFIG Pulse Width). Nachdem die nCONFIG hoch freigegeben wurde, wird der nSTATUS hoch innerhalb der tCF2ST1-Maximalspezifikation freigegeben, vorausgesetzt Sie halten den nSTATUS extern nicht niedrig.
Die mit der jeweiligen Tabelle verknüpfte Hinweis wird geändert und lautet: "Dieser Wert gilt, wenn Sie die Konfiguration nicht verzögern, indem Sie den nSTATUS extern niedrig halten."
Problem 10006465: Volume 4, Kapitel 1, Dc- und Schalteigenschaften, Version 4.3
In den Hinweisen zu Tabelle 1-5 heißt es: "Altera empfiehlt eine Batteriespannung von 3,0 V beim Verbinden von VCCBAT mit einer Batterie zur Sicherung flüchtiger Schlüssel. Wenn Sie den flüchtigen Sicherheitsschlüssel nicht verwenden, können Sie VCCBAT entweder mit einem GND- oder einem 3,0-V-Netzteil verbinden."
Dieser Hinweis wird aktualisiert, um folgende Angaben zu erhalten: "Altera empfiehlt eine Batteriespannung von 3,0 V beim Verbinden von VCCBAT mit einer Batterie für eine Sicherung flüchtiger Schlüssel. Wenn Sie den flüchtigen Sicherheitsschlüssel nicht verwenden, können Sie VCCBAT entweder mit einem GND- oder einem 1,2V-3,3V-Netzteil verbinden."
Behobene Probleme:
Problem 360127, Dc- und Switching-Eigenschaften in Stratix IV Geräten, Version 5.0
Tabelle 1-22 fehlt der LVDS-Empfänger-Spannungseingangsbereich.
Wenn Dmax 700 Mbit/s >, beträgt die LVDS-Eingangsspannungsanforderung 1,0 V <=VIN < = 1,6 V.
Wenn Dmax < = 700 Mbit/s beträgt, beträgt die LVDS-Eingangsspannungsanforderung Null V < = VIN < = 1,85 V.
Problem 35430: Dc- und Switching-Eigenschaften in Stratix IV Geräten, Version 5.3
Tabelle 1-42 in den Dc- und Switching-Eigenschaften für Stratix IV Geräte besagt, dass für ein Gerät mit -2/-2-facher Geschwindigkeit 800 MHz für fHSCLK_in (Eingangs-Taktfrequenz) True Differential I/O Standards unterstützt wird. Dies gilt nicht für Geräte mit 680, 530, 360 und 290 Dichte. Die Spezifikationen für solche Teile werden um 5 % entwertet. Die korrekte Frequenz sollte für diese Geräte 762 MHz betragen.
Problem 35430: Dc- und Switching-Eigenschaften in Stratix IV Geräten, Version 5.2
Tabelle 1-22 zeigt, dass VCCIO für differenzierte Standards für den I/O-Betrieb verwendet wird. Dies ist nicht korrekt. VCCIO wird für den differenzierten Ausgabebetrieb verwendet. Die folgenden Details erläutern die Netzstifte, die für differenzierte Eingabevorgänge verwendet werden:
- Spalten- und Reihen-I/O-Banken unterstützen LVPECL-I/O-Standards für den Eingabebetrieb nur auf dedizierten Takteingangsstiften.
- Differenzierte Takteingänge in den Spalten-I/O werden von VCC_CLKIN betrieben, die 2,5 V erfordern. Differenzierte Eingänge, die nicht auf Taktstiften in der Spalten-I/O sind, werden von VCCPD betrieben, die 2,5 V erfordert. Alle differenzierten Eingänge in Reihen-I/O-Banken werden von VCCPD betrieben, was 2,5 V erfordert.
Problem 10006109: Volume-2, Kapitel-1, Version 4.1
Auf Seite 1-149 heißt es: "Wenn Sie den Stratix IV GX und GT PCI Express Hard-IP-Block verwenden, bestätigen Sie den testin[5] Port der vom PCI Express Compiler generierten Wrapper-Datei in Ihrem Design. Die Durchsetzung dieses Ports erzwingt, dass der LTSSM innerhalb des harten IP-Blocks in diesen Zustand übergehen kann. Der testin[5] Port muss für mindestens 16 ns und weniger als 24 ms bestätigt werden."
Es wäre falsch, Tests[5] Port zu behaupten. test_in[6] Port sollte anstelle von testin[5] Port bestätigt werden.
Problem 10005907: Teil 2, Kapitel 1, Version 4.1
Seite 1 – 188 besagt, dass die PCI Express (PIPE) Reverse Parallel Loopback-Funktion von Stratix IV GT-Geräten nicht unterstützt wird. Dies ist falsch. Sie wird von Stratix IV GT-Geräten unterstützt.
Problem 10005786: Stratix-IV-Handbuch, Volume-1, 2, 3 und 4, Version 4.0
Die vom Stratix® IV GT-Gerät unterstützte Mindestdatenrate beträgt 600 Mbit/s anstelle von 2,488 Gbit/s.
Problem 10005787: Teil 2 Kapitel 1 "Stratix IV Transceiver-Architektur" Version 4.0
Tabelle 1-70. Die CMU PLL Stratix IV GT unterstützt 600 Mbit/s bis 11,3 Gbit/s Datenraten.
Problem 10005409, Volume-2, Kapitel-2, Version 4.0
In Tabelle 2-4, Hinweis (1) im Gerätehandbuch heißt es: "Wenn die Quartus II Software als HCSL konfiguriert wird, wählt die Quartus® II Software automatisch die DC-Kopplung mit externer Beendigungsoption für das Entclk-Pins-Signal aus." In der Quartus® II Software sind die folgenden zusätzlichen Schritte erforderlich, um eine DC-Kopplung/externe Kündigung auf denCLK-Pins zu ermöglichen.
1. Fügen Sie die folgende Zuweisung ihrer .qsf-Projektdatei hinzu
set_instance_assignment -name INPUT_TERMINATION AUS -zu
2. Das Design neu kompilieren
Problem 10005661, Volume-2, Kapitel-5 ver 4.0. Tabelle 5 – 15. EyeQ-Schnittstellenregisterzuordnung
Die Anweisung" Bit [1] – Lesen/Schreiben: Das Schreiben einer 1 auf dieses Bit schreibt den Inhalt des Datenregisters je nach der im EyeQ-Register gespeicherten Adresse in eines der EyeQ-Register. Das Schreiben einer 0 liest den Inhalt des EyeQ-Registers." ist falsch.
Es sollte lesen: " Bit [1] – Lesen/Schreiben: Das Schreiben einer 0 auf dieses Bit schreibt den Inhalt des Datenregisters je nach der im EyeQ-Register gespeicherten Adresse in eines der EyeQ-Register. Das Schreiben einer 1 liest den Inhalt des EyeQ-Registers."
Problem 366739, Dc- und Switching-Eigenschaften in Stratix IV Geräten, Version 4.6
Hinweis (4) in Tabelle 1-6 besagt: "VCCH_GXBL/R müssen an eine 1,4-V-Versorgung angeschlossen werden, wenn die Senderkanal-Datenrate > 6,25 Gbit/s beträgt." Die Datenratenbeschränkung für ">6,25 Gbit/s" ist falsch. Sie sollte ">6,5 Gbit/s" angeben.
Problem: 10006605, Dc- und Switching-Eigenschaften in Stratix IV Geräten, Version 4.4.
VCCPT wurde versehentlich aus den Tabellen 1-1 und 1-5 entfernt. Die empfohlene Spezifikation für VCCPT beträgt 1,5 V.
Problem: 10006694: Hot-Socketing und Power-On-Reset in Stratix IV Geräten, Version 3.1.
In diesem Kapitel finden Sie Hinweise darauf, dass "Altera empfiehlt, VCC vor VMALSUX hochzufahren". Sollte aber folgendes lesen: "Altera das Hochfahren von VCC vor VMALSUX erfordert."
Problem: 10006604, Dc- und Switching-Eigenschaften in Stratix IV Geräten, Version 4.4.
VCCCB wurde fälschlicherweise zu Tabellen 1-1 und 1-5 hinzugefügt.
Problem 10005417, Volume-2, Kapitel-5 "EyeQ" Version 3.0
Die Anweisung: "Wenn Sie die EyeQ-Hardware aktivieren, ermöglicht es der CDR, über 64 verschiedene Positionen innerhalb von zwei Unit Intervals (UIs) der eingehenden Daten zu proben. Sie können die Sampling-Punkte manuell steuern und die Bit-Fehlerrate (BER) an jeder dieser 64 Samplingpunkte überprüfen." ist falsch.
Darin sollte folgendes angezeigt werden: "Wenn Sie die EyeQ-Hardware aktivieren, kann der CDR über 32 verschiedene Positionen innerhalb von Intervallen (UIs) der eingehenden Daten innerhalb eines Unit Intervals (UIs) proben. Sie können die Samplingpunkte manuell steuern und die Bit-Fehlerrate (BER) an jeder dieser 32 Samplingpunkte überprüfen."
Problem 10006578, Teil 1, Ch 3: TriMatrix-Speicherblöcke in Stratix IV-Geräten, Version 3.1
Im handbuch Stratix IV wird beschrieben, dass die M9K- und M144K-Speicherzellen beim Hochfahren auf alle 0\'s initialisiert werden, es sei denn, es wurde eine mif-Datei angegeben.
Problem 10003993, Volume 4, Kapitel 1 "Dc and Switching Characteristics" Version 3.1
Tabelle 1-37 (Tabelle 1-36 in Version 4.0) wurde korrigiert, um die Datenraten für den SERDES-Faktor J=2 unter Verwendung von DDIO-Registern anzuzeigen.
Problem 10003562, Volume 1, Kapitel 12 "JTAG Boundary-Scan Testing in Stratix IV Devices" Version 2.0
Version 3.0 aktualisiert Tabelle 12-2 mit der korrekten 16-Bit-Teilenummer im 32-Bit-IDCODE für das EP4SGX230-Gerät.
Problem 10003555, Volume 4, Kapitel 1 "Dc and Switching Characteristics" Version 2.1
Die wahlspezifischen Spezifikationen für LVPECL in Tabelle 1-18 (Tabelle 1-21 in Version 4.0) gelten sowohl für Zeilen- als auch für Spalteneingabe-Taktstifte.
Problem 10003397, Volume 4, Kapitel 1 "Dc and Switching Characteristics" Version 2.1
Die Iout-Spezifikation wurde zu Tabelle 1-1 hinzugefügt.
Problem mit 10003232, Volume 2, Kapitel 3 "Konfiguration mehrerer Protokolle und Datenraten in einemTransceiver Block" Version 2.0
Tabelle 3-7 zeigt die Transceiver-Kanäle, die verfügbar sind, wenn der PCI Express-Hard-IP-Block aktiviert ist. In der Spalte Ch1 wird der Kanal in der zweiten Reihe als zur Auslastung verfügbar angezeigt (angegeben durch \'avail\'). Diese Informationen sind falsch. Daher kann Ch1 für eine PCI x1 Verbindung mit 2 virtuellen Kanälen nicht für jede Konfiguration verwendet werden.
Problem 10003061, Volume 2, Kapitel 1 "Stratix IV Transceiver-Architektur" Version 1.0
Details zum Byte-Bestellblock und die Abbildungen 1-92 und 1-93 wurden in Revision 2.0 aktualisiert.
Problem 10002468, Teil 4, Kapitel 1 "Dc and Switching Characteristics" Version 1.0
Die Mindestspannung für VCCD_PLL wurde in Version 2.0 korrigiert.
Problem 10003439, Teil 1 Kapitel 1 "Übersicht Stratix IV Gerätefamilie " Version 1.0
Tabelle 1-1 wurde in Revision 2.1 mit der korrekten Anzahl der PCI-Express-Hard-IP-Blocks für das EP4SGX530-Gerät aktualisiert.
Problem 10006590, Teil 2, Ch 5: Stratix IV Dynamische Neukonfiguration, Version 4.1
Der Abschnitt "Adaptive Equalization (AEQ)", Seite 5-74, des Kapitels "Die dynamische Neukonfiguration von Olympx IV" erklärt, dass es drei Betriebsmodi für AEQ gibt, bei denen nur der "einmalige" Modus von der Quartus® II Software unterstützt wird.
In Tabelle 1-2 des Anhangs zum Kapitel Stratix IV Gerätehandbuch finden Sie Updates zur Funktion "Adaptive Equalization (AEQ)" in SIV-Transceivern.