Artikel-ID: 000078513 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 08.01.2014

Warum ist die phase_done-Deassertion in der RTL-Simulation widersprüchlich?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Bei der Verwendung von dynamischem Phasen-Stepping in der Altera_PLL Mega-Funktion können Sie in der RTL-Simulation ein anderes Verhalten für die De-Gegenleistung des phase_done-Ausgabesignals sehen.

    Das korrekte Verhalten gilt für phase_done, dies am ansteigenden Rand der Scanclk wie in AN 661 angegeben zu deklarieren: Implementierung der Bruch-PLL-Neukonfiguration mit Altera_PLL und Altera_PLL_RECONFIG Megafunctions (PDF).

    In RTL-Simulation können Sie jedoch phase_done de assert am fallenden Rand von Scanclk sehen. Dies tritt in der Regel nur im ersten Phasenschritt auf. Dies ist ein Problem im RTL-Simulationsmodell.

    Lösung

    Dieses Problem mit dem RTL-Simulationsmodell ist in Version 13.1 der Quartus® II Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 15 Produkte

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