Möglicherweise wird diese Warnmeldung beim Kompilieren eines UniPHY-basierten Controllers in Quartus® II Softwareversion 11.1SP2 angezeigt.
Bei Stratix® V-Geräten haben nur bestimmte PLL-Ausgabezähler eine passende Schräglage und andere Ausgabezähler können bis zu maximal 250 bis 300ps Schiefe haben. Diese Warnmeldung wird verursacht durch PHY-Takte, die mit hoher Schieflage an den Zählern platziert werden. Derzeit gibt es keinen Mechanismus, um sicherzustellen, dass die PLL-Zähler, die PHY-Takte ansteuern, an den niedrigen Schrägstellen platziert werden.
Die Warnmeldung wird in den Quartus II Softwareversionen vor 11.1SP2 nicht angezeigt, und diese Schiefe zwischen den Zählern wird nicht von TimeQuest erfasst, sodass es möglich ist, bis zu 300ps Taktunsicherheit zu haben, die nicht durch TimeQuest berücksichtigt wird.
Dieses Problem betrifft alle Übertragungen zwischen PHY-Takt-gesteuerten Flip-Flops und Flip-Flops, die von einem anderen Takt angetrieben werden.
Hauptanliegen sind
- Übertragung von Kern zu Peripherie (GCLK-PHYCLK)
- Jegliche Halbrate bis Vollratenübertragung (PHYCLK-PHYCLK)
Für jeden PLL sind Low Skew Counters die 1. vier und die letzten vier Zähler. Zähler 0-3 und 14-17 sind miteinander abgestimmt, d. h. Zähler 0 und 5 haben eine große relative Schiefe, wie die Zähler 0 und 16, aber 0 und 2 nicht tun, noch 15 und 16.
Die Problemumgehung besteht darin, dem QSF Folgendes hinzuzufügen:
N set_location_assignment > -zu <PLL-Ausgabesignal>, zum Beispiel: set_location_assignment PLLOUTPUTCOUNTER_X210_Y129_N1 -to {Hierarachy_Path}:p ll0|in_phyclk[2]
Legen Sie die Positionen aller beleidigten PLL-Zähler entweder an [0-3] oder [14-17] fest (aber mischen Sie die beiden nicht – d. h. nicht 2 und 15); C Ounter-Nummern können aus der Fehlermeldung und der XY-Position abgeleitet werden, the-Zählernummern sind immer durchgehend . Wenn PLLOUTPUTCOUNTER_X210_Y129_N1 0 und PLLOUTPUTCOUNTER_X210_Y125_N1 4 ist, dann befinden sich die Zähler 1, 2 und 3 bei Y128, 127 und 126.