Der oben beschriebene Fehler kann auftreten, wenn Ihr Transceiver-Kanal für eine Datenrate konfiguriert ist, die 13,2 Gbit/s in einem Stratix® V-Gerät mit einer PMA-Geschwindigkeit von -1 übersteigt.
Dies liegt daran, dass die Quartus® II Software standardmäßig die untere ATX PLL einer Transceiver-Bank verwendet. Die maximale von ATX PLL unterstützte Datenrate für eine untere ATX PLL beträgt 13,2 Gbit/s in einem Stratix®-V-Gerät mit einer PMA-Geschwindigkeit.
Um dieses Problem zu beheben, können Sie das ATX PLL manuell an der oberen Stelle der Transceiver-Bank platzieren. Das Folgende ist eine QSF-Beispielbeschränkung.
set_location_assignment LCPLL_X0_Y24_N57 "llp0:inst| altera_xcvr_low_latency_phy:llp0_inst |sv_xcvr_low_latency_phy_nr:sv_xcvr_low_latency_phy_nr_inst
|sv_xcvr_10g_custom_native:sv_xcvr_10g_custom_native_inst |sv_xcvr_plls:sv_xcvr_native_insts0].
gen_bonded_group_plls.gen_tx_plls.tx_plls|pll[0].pll.atx_pll.tx_pll"
Die ATX PLL-Koordinaten von oben und unten finden Sie im Quartus® II Chip Planner.
Dieses Problem wird in der Quartus® II Version 15.1 Software behoben.