Kritisches Problem
Beschreibung
Wenn Sie ein Qsys-Hardwaredesign in einer VHDL simulieren, die
den JTAG UART Kern, und Sie führen die Simulation mit dem ld_debug Befehl aus,
möglicherweise wird folgende Fehlermeldung angezeigt:
# ** Error: (vsim-7) Failed to open VHDL file "system_tb_system_inst_jtag_input_stream.dat"
in r mode.
Sie können diesen Fehler sicher ignorieren, da er keine Auswirkungen hat
die stdout Ausgabe des JTAG UART.
Diese Fehlermeldung wird bei der Simulierung einer Hardware nicht angezeigt. Design im Verilog HDL.
Lösung
Führen Sie die Simulation mit dem ld Befehl aus, und
der Fehler nicht angezeigt wird.
Alternativ können Sie die Fehlermeldung ignorieren.