Beschreibung
Die Designbeispiele für SerialLite II IP-Kern auf altera.com (http://www.altera.com/support/examples/interfaces-peripherals/exm-seriallite-stratix-v.html) werden nur für verilog-Simulation unterstützt. Möglicherweise treten Probleme auf, wenn Sie die Designbeispiele in VHDL simulieren.
Lösung
Es wird kein Herumarbeiten angeboten. Sie müssen Ihre eigene VHDL-Simulation erstellen, indem Sie sich auf die bestehenden Verilog HDL-Designbeispiele auf altera.com beziehen.