Dieser Fehler kann auftreten, wenn Sie versuchen, unter Qsys einen VHDL-Testbench für den Stratix® IV IP Compiler für PCI Express® zu generieren.
Um diesen Fehler zu vermeiden, verwenden Sie Verilog HDL für den Testbench. Der VHDL-Testbench ist nicht für Stratix IV-Designs verfügbar.
Dieses Problem wird voraussichtlich nicht behoben.
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