Problem 287788: Kapitel 7 Stratix III Geräte-I/O-Funktionen, Version 1.9
Der erste Satz des LVDS Input On-Chip Termination (RD)-Abschnitts sagt "einen Widerstandswert von 10." Dies sollte aber "einen Widerstandswert von 100 " sagen.
Problem mit 156385: Taktnetzwerke und PLLs in Stratix III Geräten, Version 2.0
Bei der automatischen Taktumschaltung gibt es zwei Aufzeichen für die Anforderungen, der erste ist falsch. Da steht:
"Beide Takteingänge müssen ausgeführt werden."
Der Zweck der automatischen Taktumschaltung besteht darin, zwischen Takten zu wechseln, wenn einer nicht mehr läuft. Die tatsächliche Anforderung besteht darin, dass beide Takte ausgeführt werden müssen, wenn der FPGA konfiguriert ist. Die Kugel sollte folgendes sagen:
"Beide Takteingänge müssen ausgeführt werden, wenn der FPGA konfiguriert ist."
Problem 10003633, Volume 1, Kapitel 4 "TriMatrix Embedded Memory Blocks in Stratix III Devices",
Version 1.5
Seite 4-6 besagt fälschlicherweise, dass MLABs gemischte Datenbreiten durch Emulation über die Quartus® II Software unterstützen können. Auch auf Seite 4-10 wird fälschlicherweise angegeben, dass die Quartus II Software Speicher mit gemischter Breite in MLABs implementieren kann, indem mehr als ein MLAB verwendet wird.
Behobene Probleme
Problem 10002079, Volume 1 Kapitel 13 "IEEE 1149.1 (JTAG) Boundary Scan Testing in Stratix III Devices", Version 1.3.
Informationen zu 3,3 V VCCPD wurden in Version 1.4 hinzugefügt.
Problem 10002636, Teil 1 Kapitel 11 "Konfiguration Stratix III Geräte", Version 1.4
Die Informationen bezüglich der NCE-Master- und Slave-Verbindung wurden in 1.5 behoben.
Problem 10006577, Teil 1, Ch. 4: TriMatrix Embedded Memory Blocks in Stratix III Geräten, Version 1.7
Im handbuch Stratix III wird beschrieben, dass die M9K- und M144K-Speicherzellen beim Hochfahren nicht initialisiert werden und daher in einem unbekannten Zustand sind, es sei denn, es wurde eine mif-Datei angegeben.
Das richtige Initialisierungsverhalten:
M9K-Speicherzellen werden durch eine Standard-MIF-Datei in der Quartus II Software auf alle 0\s initialisiert. Der Benutzer kann seine eigene Initialisierung der Speicherzellen über eine definierte mif-Datei angeben.
Die M144K Speicherzellen werden nicht initialisiert und befinden sich daher in einem undefinierten Zustand. Dies soll verhindern, dass die Programmierdatei zu groß ist. Der Benutzer kann seine eigene Initialisierung der Speicherzellen über eine definierte mif-Datei angeben.
Problem 10006414, Teil 1, Ch. 11: Konfiguration Stratix III Geräte, Version 1.9
Das Timing von tCF2ST1(nCONFIG high bis nSTATUS high) variiert nicht je nach tCFG (nCONFIG Pulse Width). Nachdem die nCONFIG hoch freigegeben wurde, wird der nSTATUS hoch innerhalb der tCF2ST1-Maximalspezifikation freigegeben, vorausgesetzt Sie halten den nSTATUS extern nicht niedrig.
Die mit der jeweiligen Tabelle verknüpfte Hinweis wird geändert und lautet: "Dieser Wert gilt, wenn Sie die Konfiguration nicht verzögern, indem Sie den nSTATUS extern niedrig halten."
Problem 10005778, Teil 1, Kapitel 6: "Clock Networks and PLLs in Stratix® III Devices" Version 1.8
Hinweis 2 für Tabelle 6-10 gilt auch für das Gerät EP3SL200H780. Dieses Gerät enthält 4 PLLs (B1, L2, R2 und T1).
Problem 10005130, Teil 1 Kapitel 13 "Boundary-Scan-Tests nach IEEE 1149.1 (JTAG) in Stratix III Geräten" Version 1.7
Tabelle 13-5 liefert eine falsche Versions-ID (4 Bits) im 32-Bit-IDCODE für das EP3SL110-Gerät. Die korrekte 4-Bit-Version-ID für dieses Gerät ist 0001.
Problem 10004486, Volume 1, Kapitel 8 "External Memory Interfaces in Stratix III Devices" Version 1.8
Tabelle 8-10 auf Seite 8-28 ist bei der Darstellung der Taktquellen der DLL falsch. Für die EP3SE80-, EP3SE110- und EP3SL150-Geräte mit dem F780-Paket kann die DLL2 nur von PLL_B1 angetrieben werden. Die DLL3 kann nicht von PLL angetrieben werden. Die DLL4 kann nur von PLL_R2 angetrieben werden. Die Beziehungen zwischen den dedizierten Taktstiften und den DLLs von Tabelle 8-10 sind korrekt.
Problem 10003564, Teil 1, Kapitel 9 "Highspeed Differential I/O Interfaces and DPA in Stratix III Devices", Version 1.5
Abbildung 9– 18 und die obige Note beschreiben fälschlicherweise eine Einschränkung, bei der Single-Ended-Ausgabestifte mindestens eine LAB-Reihe von differenzierten I/O-Pins entfernt sein müssen. Es gibt in der Tat keine Einschränkungen für die Platzierung von Single-Ended-Ausgabe-Pins in Bezug auf differentiale I/O-Pins. Abbildung 9-18 und Hinweis 4 darüber werden in einer zukünftigen Revision dieses Kapitels entfernt.
Problem 10002548, Volume 1 Kapitel 8 "Externe Speicherschnittstellen in Stratix III Geräten", Version 1.4
Hinweis (2) in Tabelle 8-5, dass Sie eine DQS/DQ-Gruppe (in einem beliebigen Modus) verlieren würden, wenn Sie diese Pins für die Konfiguration oder als RUP- und RDN-Pins für die OCT-Kalibrierung verwenden. Dies stimmt nicht.
DQS/DQSn-Pins in einigen der x4-Gruppen können auch als Rup/Rdn-Pins verwendet werden. Sie können keine x4-Gruppe für Speicherschnittstellen verwenden, wenn ihre Pin-Mitglieder als Rup- und Rdn-Pins für die OCT-Kalibrierung verwendet werden. Sie können möglicherweise die x8/x9-Gruppe verwenden, die diese x4-Gruppe umfasst, wenn einer der folgenden Punkte zutrifft:
- Sie verwenden keine DM-Pins mit Ihren differentialen DQS-Pins
- Sie verwenden keine komplementären oder differenzierten DQS-Pins
Dies liegt daran, dass eine x8/x9-Gruppe tatsächlich 12 Pins umfasst, da die Gruppen durch Zwei-Gruppen des x4-Modus mit jeweils 6 insgesamt Pins (siehe Tabelle 8-4) geformt werden. Ein typisches x8- oder x16-DDR2-SDRAM-Gerät besteht aus einer DQS-, einer DM- und 8 DQ-Pins, die bis zu 10 Pins addieren. Wenn Sie Ihre Pin-Zuweisung sorgfältig wählen, können Sie die 2 zusätzlichen Pins für Rup und Rdn verwenden. In einer DDR3 SDRAM-Schnittstelle müssen Sie jedoch differentiale DQS verwenden, was bedeutet, dass Sie nur einen zusätzlichen Pin haben. Wählen Sie in diesem Fall verschiedene Pin-Stellen für Rup- und Rdn-Pins in der Bank, die Adress- und Befehlsstifte enthält.
Sie können keine Rup- und Rdn-Pins verwenden, die mit DQS/DQ-Gruppenstiften geteilt werden, wenn sie x9 QDQA/QDQA SRAM-Geräte verwenden, da die Rup- und Rdn-Pins zwei Zwecke mit den CQn-Pins sind. Wählen Sie in diesem Fall verschiedene Pin-Positionen für Rup- und Rdn-Pins aus, um Einen Konflikt mit der Pin-Platzierung der Speicherschnittstelle zu vermeiden. Sie haben die Wahl, die Rup- und Rdn-Pins in der Daten-Schreib-Gruppe oder in derselben Bank wie die Adress- und Befehlsstifte zu platzieren.
Sie können Rup- und Rdn-Pins mit dem OCT-Block auch in einer anderen Bank als der Speicherschnittstellenbank platzieren. Stellen Sie sicher, dass die Spannung der Bank, in die Sie den Rup- und Rdn-Stift platzieren, mit der Speicherschnittstellen-Bankspannung identisch ist.
Es gibt keine Einschränkungen für die Verwendung von x16/x18- oder x32/x36-Gruppen, die die x4-Gruppen umfassen, deren Pin-Mitglieder als Rup- und Rdn-Pins verwendet werden, da es genügend zusätzliche Pins gibt, die als DQS-Pins verwendet werden können.
Hinweis: Sie müssen Ihre DQS/DQ-Pins manuell für die x8-, x16/x18- oder x32/x36-Gruppe auswählen, deren Mitglieder für Rup/Rdn als Quartus II verwendet werden, können dies möglicherweise nicht korrekt platzieren und geben Ihnen stattdessen keine Anpassung.
Problem 10002455, Volume 1, Kapitel 11 "Konfiguration Stratix III Geräte", Version 1.4
Tabelle 11-14 gibt fälschlicherweise an, dass DATA[0] pin einmal im Benutzermodus mit Active Serial (AS) Konfigurationsschema als Benutzer-I/O verwendet werden kann. DATA[0] ist nicht als Benutzer-I/O verfügbar, wenn das AS-Konfigurationsschema verwendet wird.
Alle AS-Konfigurationsstifte (Data0, DCLK, nCSO und ASDO) verfügen über schwache interne Pull-up-Widerstande, die immer aktiv sind.
Problem 10002455, Teil 1 Kapitel 11 "Konfiguration Stratix III Geräte", Version 1.4
Tabelle 11-14 gibt fälschlicherweise an, dass DATA[0] pin einmal im Benutzermodus mit Active Serial (AS) Konfigurationsschema als Benutzer-I/O verwendet werden kann. DATA[0] ist nicht als Benutzer-I/O verfügbar, wenn das AS-Konfigurationsschema verwendet wird.
Alle AS-Konfigurationsstifte (Data0, DCLK, nCSO und ASDO) verfügen über schwache interne Pull-up-Widerstande, die immer aktiv sind.