Ab Quartus® II Softwareversion 10.1 SP1 gab es Änderungen an der Implementierung der PCI Express® IP bei verwendung von Qsys und SOPC Builder. Die Änderungen implementierten Verbindungen zu diesem und anderen Signalen/Ports innerhalb der IP, was den Kunden von der Notwendigkeit absetzt, diese zu adressieren. Dies ist der Grund, warum diese Signale/Ports in den Systemtools, Qsys und SOPC Builder nicht auf die oberste Verbindungsliste der IP geführt werden.
Leider führt die zugrundeliegende Implementierung zu Warnmeldungen. Diese Warnmeldungen können sicher ignoriert werden.
Andere Signale/Ports, die dieselbe Warnmeldung erzeugen und sicher ignoriert werden können:
pcie_internal_hip.rc_rx_digitalreset
pcie_internal_hip.tx_deemph_ wobei x = 1 für die Anzahl unterstützter Lanes gilt
pcie_internal_hip.tx_margin_ wobei x = 1 für die Anzahl unterstützter Lanes ist
pipe_interface_internal.pll_powerdown_pcs
pipe_interface_internal.rateswitch_pcs
pipe_interface_internal.rateswitchbaseclock_pcs
refclk_conduit.cond gleichzeitig_out_<2:9>
Dies wird in einer zukünftigen Version der Quartus II Software behoben.