Artikel-ID: 000077425 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 05.01.2017

Warum tritt der Stratix 10 Native PHY IP Core für die PIPE Lane Polarity Inversion nicht sofort in Kraft?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Wenn pipe_rx_polarity zur Umdrehung der Lane-Polarität eingesetzt wird, kann es bis zu 24 PCLKs anstatt bis zu 20 PCLKs in Gen1/2 dauern, bis die invertierten Daten auf dem rx_parallel_data Bus angezeigt werden.

Zugehörige Produkte

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Intel® Stratix® 10 FPGAs und SoC FPGAs

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