Errata Bekannte Stratix V Timing-Modellprobleme in Quartus II SoftwareVersion 12.1

Bei Designs, die auf Stratix® V-Geräte in der Quartus® II Softwareversion 12.1 abzielen, gibt es einige bekannte Probleme mit den timing-Verzögerungen, die vom TimeQuest Timing Analyzer gemeldet werden. Alle Stratix V-Geräte sind betroffen, obwohl nur die Zeitablaufsmodelle 5SG/5SG/5005, 5SGTC7 und 5SGTC7 in der Quartus II Softwareversion 12.1 als endgültig gekennzeichnet wurden.

Die neuesten Informationen zu anderen Änderungen des Timing-Modells in späteren Versionen der Quartus II Software finden Sie im Abschnitt Zugehörige Lösungen unten.

Die TCO, die für breite Datenbreiten in M20K-Blöcken mit registrierten Ausgängen in Stratix V-Geräten gemeldet wurden, können ergebnisbasiert sein

TCO-Werte, die vom TimeQuest Timing Analyzer gemeldet werden, können für Stratix V M20K-Blöcke, die mehr als 16 Bit breit sind und registrierte Ausgänge haben, als ergebnisbasiert sein. TCO-Werte der vom TimeQuest Timing Analyzer gemeldeten Ausgaberegister-Bits 16 bis 39 können bis zu 500 PS enthalten. TCO-Werte für Bits 0 bis 15 werden korrekt gemeldet.

Um zeitsparende Timing-Werte zu vermeiden, vermeiden Sie die Implementierung von RAMs, die mehr als 16 Bit breit sind. Wenn Sie RAM-Blöcke verwenden müssen, die größer als 16 Bits sind, verwenden Sie keinen einfachen Dual-Port-Modus oder ROM-Modus.

Timing-Verzögerungen von Regional Clocks bis Spine Clocks für Regional Clocks 73 bis 91 in Stratix V-Geräten sind falsch

Bei Designs, die auf Stratix V-Geräte abzielen, werden Timing-Verzögerungen von Regional Clocks 73-91 (in der rechten Mitte und linken Mitte des Geräts) bis hin zu Spine-Taktfrequenzen fälschlicherweise als Null angegeben. Die tatsächliche Verzögerung für Geräte der Geschwindigkeitsstufe 3 bei 85 °C beträgt ungefähr 1 ns.

Regionale Taktfrequenzen werden im TimeQuest Zeitanalysator aufgelistet als QUADRANT_CLOCK Routingelemente und die regionale Taktzahl werden durch den numerischen Wert in der CLKCTRL_R<> Ortskette des Taktreglers (STRATIXV_CLKBUF) Knoten. Spine-Taktfrequenzen werden aufgelistet als SPINE_CLOCK Routing-Elemente.

Vermeiden Sie zur Vermeidung dieses Problems die Verwendung von Regional Clocks 73-91 in der rechten Mitte und links im Gerät.

Zeitablaufspfade von Stratix V DSP-Eingangsports werden unter bestimmten Umständen nicht analysiert

Bei Designs, die auf Stratix V-Geräte abzielen, wenn DSP-Ausgänge registriert werden, aber die RESULTA Ports getrennt sind, was unter Filtern üblich ist, werden alle Pfade vom DSP-Eingangsport zum DSP-Ausgaberegister nicht auf das Timing analysiert.

Stratix V-Halte-Timing für LVDS-zu-Core-Übertragungen im Nicht-DPA-Modus ist falsch

Falsche Timing-Modelle in der Quartus II Softwareversion 12.1 können zu Hardwarefehlern für Designs führen, die geringe Haltezeitspannen zwischen LVDS im nicht-DPA-Modus und Kernregistern haben. Das Stratix V Timing-Modell hat sich in der Quartus II Softwareversion 12.1 SP1 geändert, um die Haltezeitanforderung für Übertragungen von den Ausgängen des LVDS-Empfängers zu Registern im Kern zu aktualisieren.

Stratix V Peripherieuhr (PCLK) ist falsch

Falsche Timing-Modelle in der Quartus II Softwareversion 12.1 können zu Hardwarefehlern bei Designs führen, die einen geringen Zeitlichen Spielraum für Pfade haben, die nicht mehr angeboten werden oder mit einem Register enden, das von einem PCLK-Signal getaktet wird. Dieses Problem betrifft Stratix V-Designs, die PCLK-globale Ressourcen verwenden.

Um festzustellen, ob ein mit der Quartus II Software Version 12.1 kompiliertes Design von diesen Problemen betroffen ist:

• Sichern Sie die Design-Datenbank.
• Öffnen Sie das Design in der Quartus II Softwareversion 12.1 und exportieren Sie dann die Datenbank. Klicken Sie im Menü "Projekt" auf Datenbank exportieren. Wenn Sie dazu aufgefordert werden, exportieren Sie die Datenbank in das vorgeschlagene export_db verzeichnis.
• Starten Sie die Quartus II Software Version 12.1 SP1 oder neuer.
• Öffnen Sie das Projekt. Wenn Sie aufgefordert werden, die ältere Datenbankversion zu überschreiben, klicken Sie auf Ja und importieren Sie die Datenbank aus dem export_db Verzeichnis.
• Führen Sie den TimeQuest Timing Analyzer im Design aus.

Wenn Timing-Verletzungen vorliegen, führen Sie den "Chipsatz" in der Quartus II Software Version 12.1 SP1 oder neuer aus, um den Zeitlichen Ablauf des Designs zu schließen.