Bei DDR3 UniPHY-Speichercontrollern mit Viertelrate kann es zu einer größer als erwarteten tRCD-Verzögerung kommen, wenn die Transaktionen vom Controller-Taktgeber generiert werden, der mit einem Viertel der Speichertaktrate läuft (1 ctl_clk = 4 mem_ck).
Der Controller hat die Möglichkeit, 2 Befehle pro Controller-Takt auszugeben, einzeilige Befehle wie ACTIVATE oder PRECHARGE und einspaltige Befehle wie WRITE oder READ. Wenn tRCD 11 ist, bezieht sich das auf 11 mem_ck oder 2,75 (11/4) ctl_clk.
Dieser Wert wird auf 3 ctl_clk oder 12 mem_ck gerundet. Zusätzlich kann jeder Reglertakt in vier Phasen unterteilt werden, wobei pro Reglertakt eine Phase für jeden mem_ck Zyklus auftritt. Der Controller ist so konzipiert, dass er während der ersten Phase Zeilenbefehle und während der dritten Phase jedes Controller-Taktzyklus Spaltenbefehle sendet. Dies führt zu einer zusätzlichen Verzögerung von 2 mem_ck für tRCD. In diesem Beispiel beträgt die endgültige Verzögerung für tRCD 12, 2 oder 14 mem_ck.