Artikel-ID: 000076959 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 07.10.2020

Was kann dazu führen, dass die Intel® Stratix® 10 DDR4 IP die Exit Power Down to Refresh Minimum Delay (tXP) verletzen?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Externe Speicherschnittstellen Intel® Stratix® 10 FPGA
  • Speicherschnittstellen und Controller
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Stratix® 10 DDR4 IP kann die Exit Power Down to Refresh Minimum Delay (tXP) verletzt werden, da der Controller die Logical Rank Refresh-Anfrage möglicherweise nicht korrekt mit dem tXP-Timer gaten kann, was dazu führt, dass die Anfrage unmittelbar nach dem Verlassen des Power Down ausgeführt wird. Daher kann die Anfrage zur Aktualisierung logischer Ranks ignoriert werden, was eventuell zu einer unzureichenden Aktualisierung führen kann.

    Dieses Problem kann auftreten, wenn die Option Enable Auto Power-Down (Automatisches Herunterfahren aktivieren) eingeschaltet ist, das Speicherformat als entweder RDIMM oder LRDIMM ausgewählt ist, die Chip-ID-Breite auf eine beliebige 3DS-Konfiguration eingestellt ist und die Anzahl der physischen Reihen pro DIMM auf einen Wert von mehr als 1 gesetzt ist.

     

    Lösung

    Um dieses Problem zu beheben, wählen Sie die Option Enable User Refresh Control (Benutzeraktualisierungssteuerung aktivieren) und führen zusätzliche Aktualisierungsanfragen aus.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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