Artikel-ID: 000076783 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 14.12.2020

Gibt es ein bekanntes Problem bei der master_reset Ausgabe des JTAG an Avalon Master Bridge-Komponente, wenn Intel® Stratix® 10 FPGA oder Intel Agilex® 7 Geräte verwendet werden?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • JTAG zu Avalon Master Bridge Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Ja, aufgrund eines bekannten Problems in der Intel® Quartus® Prime Pro Edition Software Version 20.4 und früher kann die master_reset Ausgabe des JTAG an Avalon Master Bridge-Komponente instabil sein und bei Verwendung in Intel® Stratix® 10 FPGA oder Intel Agilex® 7 Geräten ungern Rücksetzfunktion verursachen.

    Dies liegt daran, dass die JTAG-Logik, die diese Nicht-Reset-Ausgabe erzeugt, nach der Konfiguration nicht zurückgesetzt wird, und da der ursprüngliche Status des Registers nicht bekannt ist, ist das Verhalten dieser Reset-Ausgabe nach der Gerätekonfiguration unvorhersehbar.

    Lösung

    Verwenden Sie die master_reset Ausgabe des JTAG zur Avalon Master Bridge IP nicht als Reset-Quelle auf eine Logik, wenn Sie die Intel® Stratix® 10 FPGA oder die Intel Agilex® 7 Geräte verwenden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs
    Intel® Stratix® 10 FPGAs und SoC FPGAs

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