Ja, aufgrund eines bekannten Problems in der Intel® Quartus® Prime Pro Edition Software Version 20.4 und früher kann die master_reset Ausgabe des JTAG an Avalon Master Bridge-Komponente instabil sein und bei Verwendung in Intel® Stratix® 10 FPGA oder Intel Agilex® 7 Geräten ungern Rücksetzfunktion verursachen.
Dies liegt daran, dass die JTAG-Logik, die diese Nicht-Reset-Ausgabe erzeugt, nach der Konfiguration nicht zurückgesetzt wird, und da der ursprüngliche Status des Registers nicht bekannt ist, ist das Verhalten dieser Reset-Ausgabe nach der Gerätekonfiguration unvorhersehbar.
Verwenden Sie die master_reset Ausgabe des JTAG zur Avalon Master Bridge IP nicht als Reset-Quelle auf eine Logik, wenn Sie die Intel® Stratix® 10 FPGA oder die Intel Agilex® 7 Geräte verwenden.