Artikel-ID: 000076637 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 06.04.2017

Intel® Stratix® 10 SerialLite III Streaming-Designbeispiel konnte aufgrund eines fPLL-Fehlers nicht kompiliert werden.

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Serieller Lite III Streaming Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Beim Einsatz des Intel® Stratix® 10 SerialLite III IP-Core Streaming-Designbeispiels kann der folgende fPLL-Fehler je nach verwendeter Transceiver-Referenz-Taktfrequenz angezeigt werden.

    Fehler: altera_sl3_fpll.altera_sl3_fpll: Neue K-Grenzwerte für den auto-Modus. Am häufigsten tritt dieser Fehler auf, wenn eine Kombination aus Aus- und Ausgabefrequenz im Integer-Modus hergestellt werden kann und der Benutzer den Bruchmodus ausgewählt hat.

     

     

    Lösung

    Um dieses Problem zu beheben, ändern und führen Sie eine manuelle Erneuerung der altera_sl3_fpll.ip-Datei durch.

    Öffnen und bearbeiten Sie mit Qsys die Beispieldesign-FPLL-Datei in:

    \ed_synth\altera_sl3_fpll.ip

    Deaktivieren Sie die Option "Fractional Mode aktivieren" , generieren Sie die IP erneut und kompilieren Sie sie erneut.

    Dieses Problem wurde in Version 17.1 der Intel® Quartus® Prime Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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