Warum läuft die Mentor* ModelSim-Simulation des Intel® FPGA Dreifach-Speed-Ethernet-IP-Core-Designbeispiels für immer?

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Version 19.2 Software, der Intel® FPGA Triple-Speed Ethernet IP Core Design Example MAC 2xTBI PCS E-Kachel-PMA-Variante , wenn die Option "Enable E-tile transce markiert dynamic reconfiguration" ausgewählt ist, wird die Mentor* Modelsim Simulation für immer ausgeführt.

Dies ist darauf zurückzuführen, dass die Intel® Stratix® 10 E-Kachel Avalon Memory Map reconfig_clk und reconfig_reset Ports in der Simulations-Testbankdatei des Designbeispiels Mentor* Modelsim nicht korrekt angeschlossen sind.

Um dieses Problem in bestehenden Versionen der Intel® Quartus® Prime Pro Edition der Software zu beheben, ändern Sie die folgenden Mentor* Modelsim-Testbank-Dateien

• \testbench_verilog\\eth_tse_0_testbench_tb.v
• \testbench_vhdl\\eth_tse_0_testbench_tb.vhd
  

1. Konfigurieren Sie die folgenden Avalon-MM-Ports neu als Kabel (Draht reconfig_clk_0, Draht reconfig_reset_0, Draht [18:0] reconfig_address_0, Draht reconfig_write_0, Draht [7:0] reconfig_writedata_0, Draht reconfig_read_0, Draht [7:0] reconfig_readdata_0 und Draht reconfig_waitrequest_0)
2. Weisen Sie reg_clk im Testbench zu, um reconfig_clk_0 und im Testbench auf reconfig_reset_0 zurückzusetzen.
3. Binden Sie die folgenden Signale an 0: reconfig_address_0, reconfig_write_0, reconfig_writedata_0 und reconfig_read_0.

Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition v20.3 Software behoben.