Artikel-ID: 000076623 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.07.2020

Warum werden sowohl rx_clk als auch tx_clk Ausgabe des Intel® FPGA Dreifachgeschwindigkeits-Ethernet-IP-Kerns nach ca. 1,7 s in der Simulation gestoppt?

Umgebung

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems mit dem Simulationsmodell des Intel® FPGA Triple-Speed Ethernet IP-Kerns , rx_clk und tx_clk Ausgabe des Intel® FPGA Dreifachgeschwindigkeits-Ethernet-IP-Kerns nach ca. 1,7 s in der Simulation angehalten.
    Dies ist darauf zurückzuführen, dass der MSB des internen 32-Bit-Taktzählers nicht umgeschalten ist.
    Dieses Problem kann nur in simulation gesehen werden.

    Lösung

    Für dieses Problem gibt es keine Problemumgehung.

    Dieses Problem wird ab der Intel® Quartus® Prime Standard Edition Softwareversion 21.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Cyclone® V FPGAs und SoC FPGAs
    Arria® V FPGAs und SoC FPGAs
    Stratix® V FPGAs

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