Artikel-ID: 000076487 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.07.2020

Warum gibt es eine Diskrepanz zwischen dem IP-generierten MATLAB*-Modell und dem HDL-Modell zwischen dem FFT- Intel® FPGA IP Ausgabeergebnis?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Intel® Quartus® Prime Standard Edition
    FFT Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems mit der FFT Intel® FPGA IP Version 19.1 kann das obige Problem in der Simulation auftreten, wenn die Datenausgabebreite der IP nicht auf die maximal unterstützte Breite konfiguriert ist.

Lösung

Um dieses Problem zu umgehen, konfigurieren Sie die Datenausgabebreite auf die maximale unterstützte Breite in IP.

Dieses Problem soll derzeit nicht in einer zukünftigen Version der FFT-Intel® FPGA IP behoben werden.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 10 Produkte

Arria® V FPGAs und SoC FPGAs
Stratix® IV FPGAs
Arria® II FPGAs
Intel® MAX® 10 FPGAs
Cyclone® IV FPGAs
Stratix® V FPGAs
Intel® Stratix® 10 FPGAs und SoC FPGAs
Cyclone® V FPGAs und SoC FPGAs
Intel® Cyclone® 10 FPGAs
Intel® Arria® 10 FPGAs und SoC FPGAs

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