Artikel-ID: 000076486 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.10.2020

Wenn Sie die Intel® Arria® 10 PCIe Hard IP im CvP- oder autonomen Modus verwenden, können die PLLs oder Transceiver im Benutzermodus rekalibriert werden, wenn der Referenz-Takt während des Hochfahrens nicht stabil ist.

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Intel® Arria® 10 Cyclone® 10 Hard IP für PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn Sie die Intel® Arria® 10 PCIe Hard IP im CvP- oder autonomen Modus verwenden, ist es eine Voraussetzung, dass der PCIe-Referenztakt entweder stabil vom Betriebszustand bis zum Betriebszustand oder stabil ist, ab dem Punkt, an dem er vor der Veröffentlichung der nPERST#aktiviert ist.

    Der PCIe-Referenztakt darf während der PCIe Hard IP Phase-Locked-Loop (PLL) oder Transceiver-Kalibrierungsphase nicht instabil sein.
     

    Lösung

    In diesem Fall ist es nicht möglich, eine Benutzermodus-Neukalibrierung der Transceiver anzustiften.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 5 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs
    เอฟพีจีเอ Intel® Arria® 10 GX
    เอฟพีจีเอ Intel® Arria® 10 GT
    Intel® Arria® 10 GT SoC-FPGA
    เอฟพีจีเอ Intel® Cyclone® 10 GX

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