Artikel-ID: 000076484 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 06.03.2019

Warum stimmt die Port-Breite nicht überein, wenn ich versuche, die Encoder-Ausgabe direkt mit der Decoder-Eingabe des INTEL® FPGA IP kerns zu verbinden?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Intel® FPGA IP Low-Density Parity-Check (LDPC) IP-LDPC
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Die Ausgabe des INTEL® FPGA IP Kern-Encoders der kann nicht direkt mit der Eingabe des LPDC Intel FPGA IP-Core-Decoders verbunden werden. Die Ausgabedaten des Encoders müssen dem Log-Likelihood-Ratio (LLR) und der Soft-Bits-Konvertierung unterzogen werden, bevor sie in die Eingabe des Decoders eingespeist werden. Sie müssen die Konvertierungslogik mithilfe der Soft-Logik erstellen.

Lösung

Es ist keine Problemumgehung erforderlich.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 10 Produkte

Cyclone® IV FPGAs
Cyclone® V FPGAs und SoC FPGAs
Intel® MAX® 10 FPGAs
Intel® Stratix® 10 FPGAs und SoC FPGAs
Stratix® V FPGAs
Stratix® IV FPGAs
Intel® Arria® 10 FPGAs und SoC FPGAs
Intel® Cyclone® 10 FPGAs
Arria® V FPGAs und SoC FPGAs
Arria® II FPGAs

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