Artikel-ID: 000076316 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.05.2017

Warum werden die rx_pcs_ready signal und bit[0] des PHY_RXPCS_STATUS Registers (Offset-0x326) für die Intel Ethernet-IP-Kerne mit geringer Latenz (40 und 100 Gbit/s) nicht bestätigt?

Umgebung

  • Niedrige Latenz 40G 100G Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems mit den Intel® Ethernet-IP-Kernen mit geringer Latenz von 40 und 100 Gbit/s werden rx_pcs_ready und Bit[0] des PHY_RXPCS_STATUS-Registers während des Link-Trainings nicht geltend machen, wenn Bit[0] des PHY_SCLR_FRAME_ERROR Registers (Offset-0x324) festgelegt ist.

    Lösung

    Bit[0] des PHY_SCLR_FRAME_ERROR Registers sollte nur beim Lesen des PHY_FRAME_ERROR Registers (Offset-0x323) eingestellt werden. Sie sollte bald nach dem Lesen des PHY_FRAME_ERROR Registers (Offset-0x323) de-bestätigt werden.

    Dies ist nicht geplant, in einer zukünftigen Quartus® Prime Software-Version behoben zu werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GX

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