Artikel-ID: 000075991 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 02.09.2014

Gibt es bekannte Probleme bei der gelegentlichen Deasserierung von rxvalid, wenn das Rate Match FIFO einen SKP-Insert-Vorgang durchführt, wenn Gen3 Soft PIPE auf Stratix V GX-Geräten verwendet wird?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Ja, es gibt ein bekanntes Problem in PCI Express Gen3 soft PIPE, bei dem rxvalid gelegentlich deasiert wird, wenn das Rate Match FIFO Stratix® V GX-Geräte ein SKP-Einsetzen durchführt.

    Dieses Problem tritt in Systemen auf, die keinen allgemeinen Referenztakt verwenden. Bei der Verwendung eines gemeinsamen Taktgebers treten keine Probleme auf.

    Lösung

    Um dieses Problem zu beheben, ignorieren Sie das rxvalid-Signal während des SKP-Einsetzens und verwenden Sie stattdessen rxstatus auf der PIPE-Schnittstelle, um zu wissen, wann ein SKP-Zeichen eingefügt wird (rxstatus = 001).

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Stratix® V FPGAs
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GX

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.