Beschreibung
Dieser Fehler kann bei der Synthese von Qsys-Systemen auftreten, die aufgrund eines Problems in der Quartus® II Softwareversion 13.0 VHDL generiert haben. Ein falscher Datentyp "positiv" wird vom HDL-Writer propagiert, was dazu führt, dass die VHDL-Komponentendeklaration nicht kompatibel ist.
Lösung
Zur Problemumgehung in der Quartus II SoftwareVersion 13.0:
- Wählen Sie Verilog für die Synthese in der Qsys-GUI
Oder
– Bearbeiten Sie _hw.tcl für die effektierte IP in einem Texteditor, und ändern Sie den Parametertyp von "positiv" in Integer.
Dieses Problem wird derzeit für eine zukünftige Version der Quartus II Software behoben.