Aufgrund einer Einschränkung der Quartus® II Softwareversion 13.1 ist es nicht möglich, die HPS-zu-FPGA-Benutzer- oder andere HPS-Taktfrequenzen in Qsys zu ändern.
Wenn Sie HPS-zu-FPGA Benutzer 0/Benutzer 1/Benutzer 2 Taktfrequenz in Qsys aktivieren und die Taktfrequenz auf einen benutzerdefinierten Wert einstellen, hat der Preloader einen anderen Taktwert in der pll_config.h-Datei.
Um diese Einschränkung in der Quartus II SoftwareVersion 13.1 und zuvor zu umgehen, führen Sie die folgenden Schritte durch:
Wenn Sie andere Taktparameter als SDRAM Taktparameter ändern müssen, muss die vom Pre-Loader-Generator (bsp-Editor) generierte pll_config,h-Datei manuell bearbeitet werden.
pll_config.h-Datei ist im BSP-Zielverzeichnis verfügbar: software\spl_\generated\ pll_config.h
Beispielkonfiguration: HPS-zu-FPGA-Benutzer-Takt 0 (h2f_user0_clock) = 40 MHz mit EOSC1 = 25 MHz
Der C5-Teilerparameter müsste im pll_config.h wie folgt geändert werden
- CONFIG_HPS_CLK_OSC1_Hz = 250000000 (für EOSC1 = 25 MHz)
- CONFIG_HPS_MAINPLLGRP_VCO_DENOM = 0 (für PLL-Nenner = 1)
- CONFIG_HPS_MAINPLLGRP_VCO_NUMER = 63 (für PLL-Zahl = 64)
- CONFIG_HPS_MAINPLLGRP_CFGS2FUSER0CLK_CNT = 39 (für C5-Teiler = 40)
Berechnen Sie die Einstellung für den 0-Takt-Wert von HPS-zu-FPGA Benutzer für die oben stehenden Werte neu:
h2f_user0_clock = ESOC1-Takt x (PLL-Zähler/PLL-Nenner) / C5-Teiler = 25 MHz x (64/1) / 40 = 40 MHz
Weitere Informationen finden Sie unter Preloader Clocking Customization - v13.1 auf www.Rocketboards.org der einen Taktkalkulationsrechner enthält
http://www.rocketboards.org/foswiki/Documentation/PreloaderClockingCustomization131
Die HPS Megawiobjectd wurde für die Quartus II Software Version 14.0 und neuer verbessert und ermöglicht die Einstellung von Taktfrequenzen in Qsys.